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Cisp soll Cisc und Risc ablösen


01.10.1999 - 

ARC Cores flexibler Chip für fast alle Anwendungen

MÜNCHEN (kk) - Was Intel und IBM für die nahe Zukunft angekündigt haben, liefert die ARC Cores Ltd. bereits aus: programmierbare Mikroprozessor-Kerne.

Über die jüngsten Ankündigungen von Intel und IBM, sich im Markt für Netzwerkchips zu engagieren, ist Jim Turley, Vice-President Marketing der kalifornischen ARC Cores, nicht besonders beunruhigt. Der Spezialist für Embedded Chips - er war unter anderem als Redakteur fünf Jahre beim Fachblatt "Microprocessor Report" für diesen Bereich zuständig - vertraut auf das Konzept von ARC, das fast grenzenlosen Einsatz erlaube.

"Die ARC-Architektur ist ungefähr vergleichbar mit Mips oder ARM, aber wir sind viel flexibler, besitzen technische Vorteile und kosten auch weniger", faßt Turley zusammen. Neben Cisc oder Risc werde es in Zukunft einen dritten Prozessortyp geben, den "Custom Instruction Set Processor" (Cisp) - und der sei bislang nur von ARC zu haben. Neben der Möglichkeit, speziell für die Kundenbedürfnisse konfigurierbar zu sein, ist der Chip auch für verschiedene Fertigungsprozesse (Leiterbahnbreiten von 1,0 bis 0,18 Mikrometern) tauglich und schnell in das sonstige Chipdesign einzubinden. Turley schätzt, daß Unternehmen Produkte mit dem ARC-Kernel um durchschnittlich 30 bis 40 Prozent schneller zur Marktreife bringen, als wenn sie einen starren Prozessorkern wie ARM oder Mips verwenden.

Als gelungenes Beispiel einer ARC-Implementierung nennt der Manager den "Topfire"-Chipsatz der "App-Switch"-Familie von Top Layer Networks. Fujitsu verwendet den Kernel für einen kürzlich vorgestellten MPEG-2-Decoder und Sierra Imaging für digitale Kameras. "Wir haben etwa so viele Lizenznehmer wie ARM, aber unsere Kunden verschweigen gerne, daß sie den ARC-Kernel einsetzen", begründet Turley, daß seine Firma relativ unbekannt ist.

Derzeit bastelt die kanadische Hyperchip an einem superschnellen Router, der unter dem Na- men "Petabit-Router" entwickelt wird. Das Herzstück soll ein Chip mit 500 Pins und 16 Datenkanälen werden, in dem 32 ARC-Kernel arbeiten. Da es Hyperchip-Chef Richard Norman bei seinem Router ausschließlich auf einen schnellen Datentransfer ankommt, wurde der Befehlssatz des ARC-Kernels von 35 auf 16 Stück verringert. "Norman war begeistert, als wir ihm unseren Kernel auch ohne Cache-Speicher anbieten konnten, denn beim Networking sind Cache-Misses schlecht", begründet Turley den Erhalt des Auftrags. Hyperchip ersetzte den eigentlich vorgesehenen Cache-Speicher durch SRAM-Bausteine.

Zudem konnten die Kanadier ihre selbstentwickelten Beschleuniger (Accelerator) direkt in den ARC-Core einbinden. Von Programmen werden sie wie Register angesprochen. Der Vorteil dabei ist, daß ein zusätzlicher Bus für Accelerators - und damit ein drohender Flaschenhals - entfällt.