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12.05.1989 - 

Solo 1400 auf Sun-, Apollo- und DEC-Rechner portiert:

Designwerkzeug für analog/digitale ASICs

MÜNCHEN (pi)-Für die Entwicklung von gemischt analog/digitalen anwenderspezifisch-integrierten Schaltkreisen (ASICs) hat die ES2 GmbH, München, ein komplettes Software-Designwerkzeug vorgestellt. Lauffähig ist das Paket Solo 1400 auf Sun-Systemen. Apollo-Workstations und DEC-Rechnern unter dem Betriebssystem VMS.

Die Entwicklungsumgebung von Solo 1400 umfaßt als Designwerkzeuge die grafische Schaltungseingabe, Logiksimulation mit Ausgabe der resultierenden Leistungsdaten, automatisches Layout, Simulation nach Layout-Generierung und die automatische Generierung der Testparameter für den Bauteile-Endtest. Die Benutzeroberfäche der Software ist nach Angabe von ES2 so gehalten, daß auch Systemingenieure, die noch nie ein IC entworfen haben, damit erfolgreich arbeiten können.

Sämtliche Funktionen von Solo 1400 basieren auf mehreren Bibliotheken analoger und digitaler Blöcke, die Entwürfe verschiedenster Schnittstellenstrukturen ermöglichen. Analoge und digitale Pads, die direkt zu den Bauteilanschlüssen führen, sind wahlweise als dünne Pads für Ein/Ausgangs-intensive Applikationen oder als flache Anschlußflächen ausführbar. Dazu gehören Analog/Digital- und Digital/ Analog-Wandler, Komparatoren, Oszillatoren, Richtimpulsgeber, VCOs und Referenzspannungsquellen. Die digitalen Makrobibliotheken enthalten Funktionsäquivalente zur 74LS-TTL-Serie und zu den Komponenten der Systemcell-Bibliothek.

Reguläre Strukturen wie RAM, ROM und PLA lassen sich mit dem Paket Solo 1400 ebenfalls erstellen. Der Blockgenerator erzeugt diese Funktionsblöcke automatisch aus den Grunddaten wie Wortbreite und Speichertiefe für RAM und ROM. Auf diese Weise können RAMs mit einer maximalen Kapazität von 16 Kilobit und ROMs mit bis zu 128 Kilobit in verschiedensten Organisationsformen erzeugt werden. Automatisch generierte PLAs bieten 128 verfügbare Terme für 64 Eingänge und 32 Ausgänge.

Bei der Logiksimulation von Schaltungen kann parallel auf Gatter- und Schalterebene gearbeitet werden, bei bereits geprüften Schaltungsteilen auf Gatter- und bei zeitkritischen Pfaden auf Schalterebene. Damit ist eine Optimierung der Simulationszeit und -genauigkeit für jeden einzelnen Funktionsblock möglich. Außerdem wird dadurch die Verifizierung vereinfacht und es kann zielgerichteter gestaltet werden.