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19.04.1985 - 

Entwicklungslabor stellt Chips mit Halb-Mikron-Strukturen her:

IBM ist auf dem Weg zum 16-MBit-Speicher-Chip

Von CW-Mitarbeiter Egon Schmidt

In ihrem Bemühen, sogar große Computer Schritt für Schritt auf das Format eines Taschenrechners zu bringen, haben IBM-Wissenschaftler jetzt Chips gefertigt. die einzelnen Transistoren in bislang unbekannter Dichte bündeln. Diese heute weltweit am dichtesten gepackten ICs wollen einen wichtigen Schritt auf dem Wege zu Speicher-Chips darstellen. die eines Tages jeweils 16 Millionen Bit fassen werden.

Die neuen Rekordhalter stammen aus der Hexenküche des bekannten IBM-Forschungslabors in Yorktown Heights. Was den Fachmann sofort aufhorchen läßt, ist die Meldung, daß die Wissenschaftler dort im schönen Riesen-Bau Eero Saarinens erstmals Chip-Strukturen von nur noch rund 500 Nanometern linearer Dimension realisiert haben. Das sind rund viermal feinere Linien-Breiten, als man sie von den herkömmlichen, kommerziell erhältlichen Chips heute kennt. Denn die basieren meist auf 2 -Mikrometer-Strukturen .

Für die Darstellung der neuen Chips mußte ein völlig neuer Produktionsprozeß entwickelt werden, von dem allerdings bisher nicht bekannt ist, welche Ausbeute guter Chips pro Siliziumscheibe (Wafer) er derzeit liefert. Diese Zahl wird nämlich zur kritischen Kenngröße, sollte sich einmal die Frage der kommerziellen Nutzung des neuen Labor-Prozesses stellen.

Mit dem neuen Verfahren wurden bisher zwei verschiedene Arten Chips hergestellt. Beim einen handelt es sich um ein Feld von Speicherzellen und beim anderen um eine Gruppierung typischer Standard-Logikschaltungen.

Die Speicherzellen repräsentieren, nach IBM-Angaben, "die kleinsten je gefertigten Ein-Transistor-Speicherzellen" überhaupt. Denn mit einer Fläche von 8,5 Quadratmikron sind sie nochmals rund viermal kleiner als jene Speicherzellen, die in hochmodernen 1-MBit-Speicherchips verwendet werden, die IBM und andere Unternehmen gerade erst zur Serienreife entwickeln.

Recht eng geht es aber auch zwischen den Transistoren der Logik-Chips zu. Einer dieser Logik-Schaltkreise auf jenem zweiten Chip besteht beispielsweise aus 1700 Einzel-Transistoren - und die nun finden alle bloß ein Zehntel Quadratmillimeter Platz vor. Damit läßt diese - allerdings ziemlich regelmäßige speicherähnliche - Struktur sich (laut IBM) als am dichtesten gepackter Logik-Schaltkreis, der je gefertigt wurde, bezeichnen.

Doch es wäre irreführend, die Darstellung der jüngsten Entwicklung einfach mit der simplen Bekanntgabe geometrischer Schlüsselzahlen enden zu lassen. Denn das "Skalieren" von Halbleiter-Strukturen, also deren sukzessive Verkleinerung, ist eine Aufgabe, die weit mehr Aspekte umfaßt als bloß die rein fertigungs-technische Frage, wie bekommt man immer mehr Transistoren auf einen kleinen Schnipsel Silizium.

Man kann Halbleiter-Chips als Festkörper-Strukturen apostrophieren, die dadurch arbeiten, daß man Elektronen mittels angelegter Spannungen dazu zwingt, durch bestimmte Bereiche dieser Chips hindurchzufließen. Und das bedeutet natürlich, je enger die "Straßen und Gassen" auf dem Chip sind, desto häufiger kollidieren die einzelnen Elektronen mangels Platz miteinander - und der elektrische Widerstand der Leiterbahnen steigt. Außerdem werden Störeffekte, von Fachleuten als "Rauschen" bezeichnet, um so spürbarer, je geringer die eigentlichen Signal-Ströme auf dem Chip werden, denn das Rauschen nimmt beim Skalieren nicht ab, wohl aber die - mithin innerhalb des Rauschens immer schwieriger nachweisbare - Nutz-lnformation.

Es ist also nicht bloß geometrisch schwierig, einen "skalierten" Chip zu entwickeln, sondern auch die Auslegung der elektrischen Parameter zwingt zu immer neuen Überlegungen. Überlegungen, die auch die speziellen Materialien mit einbeziehen müssen, aus denen der neue, hoch - dichte Chip gefertigt werden soll und die natürlich gute Leiter mit minimalen Eigen-Rauschen sein müssen.

Am neuen Chip der IBM-Forscher, unter anderem Matthew R. Wordemann und Robert H. Dennard, ist besonders bemerkenswert, daß hier nicht bloß in bestimmten Schlüssel-Bereichen mit 500-Nanometer-Strukturen gearbeitet wird - derartige Chips sind in der Literatur bereits bekannt - , sondern daß hier gleich alle Komponenten "skaliert", also auf die neuen Größenverhältnisse gebracht worden sind. Und das wiederum bedeutet nicht bloß alle Leiterbahnen überall auf dem Chip wurden in ihrer Länge und Breite verkleinert, sondern auch vertikal, also in der Dicke der Oxide, die einzelnen Schichten des - Hamburger-artig aufgebauten - Chips voneinander separieren, ging man auf neue, dünnere Geometrien über.

Bei den Skalierungsarbeiten, die natürlich auch die Dimensionen der sogenannten . "Diffusionsschichten" und sogar die Abmessungen der vertikalen Kontaktlöcher zwischen den Schichten betrafen, ließen die IBM- Forscher sich von einer Theorie leiten, die schon im vergangenen Jahrzehnt entwickelt worden ist und der Fachmann klar entnehmen kann, um wieviel man jeweils die einzelnen Dimensionen schrumpfen lassen darf und welche strukturellen Modifikationen dann noch notwendig sind, um das Resultat dieses Skalierens wiederum effizient in Silizium übertragen zu können.

Zwei Zahlen machen deutlich, wie umfassend dieses Skalieren einen Chip oft ändert: Während herkömmliche Chips heute im allgemeinen mit 5 Volt betrieben werden, hat IBM für den neuen Schrumpf-IC die Versorgungsspannung auf (nur noch) rund 1 Volt festgelegt. Denn auf diese Weise erreicht man, daß der gesamte Schaltkreis weniger Energie verbraucht und mithin auch weniger Abwärme produziert. Jene loszuwerden, ist aber bekanntlich eines der zentralen Probleme der modernen Chipologie.

Wenn man so liest, wie schwierig und problembeladen der ganze Prozeß des Skalierens alles in allem ist drängt sich die Frage auf, wozu überhaupt das Ganze? Kann man sich nicht mit den Chips begnügen, wie sie heute sind, und alle Nachteile damit von vornherein vermeiden?

Das könnte man zwar in der Tat, doch müßte man dann auch auf eine Reihe gewichtiger Vorteile verzichten, die das Skalieren so ganz nebenbei ja auch beschert. Vorteile wie etwa die der geringeren Fertigungskosten bei Unterbringung von mehr Komponenten pro Chip, und auch Vorteile in der Arbeitsgeschwindigkeit der Rechner. Denn in ..kleinen" Zentraleinheiten hat der Strom ja nicht so weite Wege von einem Transistor zum nächsten zurückzulegen wie in herkömmlichen - und das heißt, das ganze Logik-Schaltwerk kann in einem flotteren Takt arbeiten. Was wiederum bedeutet, pro Maschinenstunde - die ja kalkulatorisch mit einem bestimmten Kostensatz behaftet ist - kann man mehr Additionen und so weiter durchführen lassen als mit weniger dicht "skalierten" Chips.

Abschließend noch knapp ein paar technische Daten. Der Halb-Mikron - Prozeß der IBM-Laboratorien basiert auf einer n-Kanal-Metall-Oxid-Semiconductor-Technologie (NMOS). Zur Fertigung der Chips wird ein scharf gebündelter Elektronenstrahl benutzt, der die einzelnen Schaltkreis-Strukturen direkt auf einen dünnen Polymer-Film "schreibt", der die Silizium-Oberfläche bedeckt.

Obwohl so ein Elektronenstrahl-System langsamer arbeitet als ein herkömmliches, lichtoptisches "Projektionsverfahren", bei dem die Schaltkreis-Strukturen auf einen Schlag alle auf die Siliziumscheibe projiziert werden, haben die IBM-Forscher ihm den Vorzug gegeben weil damit besonders scharfe Linienmuster dargestellt werden können. Außerdem kann man bei diesem Verfahren, so heißt es in einer Darstellung der neuen Technik, die schichtweise übereinanderlegenden Leiterbahn-Strukturen exakter miteinander zur Deckung bringen als auf andere Weise.

Nur so aber lasse sich der volle Nutzen aus dem schrittweisen Skalieren ziehen.