Melden Sie sich hier an, um auf Kommentare und die Whitepaper-Datenbank zugreifen zu können.

Kein Log-In? Dann jetzt kostenlos registrieren.

Falls Sie Ihr Passwort vergessen haben, können Sie es hier per E-Mail anfordern.

Der Zugang zur Reseller Only!-Community ist registrierten Fachhändlern, Systemhäusern und Dienstleistern vorbehalten.

Registrieren Sie sich hier, um Zugang zu diesem Bereich zu beantragen. Die Freigabe Ihres Zugangs erfolgt nach Prüfung Ihrer Anmeldung durch die Redaktion.

01.07.1988 - 

Hardware als Basis jeder Performance wird wieder diskutiert:

RISC-Startups stehlen den Etablierten die Schau

Die Beschaulichkeit ist aus der Workstation-Welt gewichen. Bis vor kurzem war der Workstation-Kuchen im Hinblick auf die hardwaretechnische Realisation verteilt. Es gab eine kleine Anzahl von Standard-Prozessoren und dementsprechend wenig zu diskutieren. Die Rechner konkurrierten über Software, Preis, Support und ähnliche Features miteinander. Mit der Entfesselung des gegenwärtig zu beobachtenden RlSC-Wettlaufs änderte sich das grundlegend. Hardware darf, ja muß wieder diskutiert werden.

RISC heißt die Euphorie, die anscheinend alle Entwickler von Computer-Hardware gepackt hat. Von der Seuche sind in erster Linie Produzenten von Maschinen befallen, die in den technisch-wissenschaftlichen Markt zielen, aber auch bei den Anbietern von Universalmaschinen hat sie mit Hewlett-Packard und Data General bereits erste Opfer gefunden.

RISC: Die Idee hält mehr, als der Name verspricht

Die befallenen Hersteller werden nicht müde, die Symptome ihrer Architekturen - Leistung, Leistung und noch einmal Leistung - zu einem Zeitpunkt zu preisen, da sich die gesamte Industrie eigentlich schon darin einig zeigte, daß die Hardwarebasis kein Diskussionsgegenstand mehr sei. Wie also kommt dieser Rückfall in die Steinzeit der DV zustande, wo man noch über Registeranordnungen, Interruptmechanismen und Speicherschemata Bescheid wissen mußte, wollte man seiner Maschine die gewünschten Ergebnisse entlocken?

Die reine Aufschlüsselung des Akronyms-RISC hilft nicht viel weiter: Reduced Instruction Set Computer. Also mit einem reduzierten Instruktionssatz arbeiten die leistungsgesteigerten Maschinen. Die Reduzierung des Befehlsvorrates aber bringt noch lange keine Leistungssteigerung an sich. Befaßt man sich einmal mit typischen Implementationen, so stellt man fest, daß das RISC-Konzept noch weitere wesentliche leistungsfördernde Elemente enthält, ohne daß diese in der Namensgebung zum Ausdruck kämen. Zum Teil sind sie auch schon aus der Welt der konventionellen Prozessoren bekannt. RISC-Architekturen bieten jedoch die Basis für eine größere Effizienz dieser Elemente.

Das RISC-Konzept umfaßt folgende Merkmale:

1. Single Instruction Cycle, das heißt, alle Befehle werden im Idealfall in einem Taktzyklus abgearbeitet. Von dieser Regel gibt es allerdings in der Praxis so viele Ausnahmen, daß ein Durchschnitt von 1,5 bis 2 Taktzyklen je Befehl beim heutigen Stand der Technik schon als guter Wert erscheint.

2. Load-Store-Architektur. Das bedeutet, daß auf den Arbeitsspeicher nur mit den Befehlen "Lade" und "Speichere" zugegriffen werden kann, direkte Manipulationen mit im Speicher befindlichen Operanden sind nicht möglich. Daraus folgt, daß auf dem Prozessorchip möglichst viele Operanden vorgehalten werden müssen, was eine hohe Anzahl interner Register verlangt.

3. Einfaches, einheitliches Format für alle Arten von Instruktionen. Alle Instruktionen sind gleich lang, es gibt nur wenige Adressiermodi.

4. Schneller Arbeitsspeicher, leistungsfähiges Bussystem. Die CPU-Technologie galoppiert bei RISC-Implementationen der Speichertechnik derart voraus, daß das Beste aus dem Bereich der Speicher und Busse gerade gut genug ist. In der Regel verfügen RISC-Maschinen deshalb zur Entlastung des Bussystems über eine dreistufige Speicherhierarchie aus On-Chip-Registern, Cache und dem eigentlichen Hauptspeicher.

5. Starke Pipeline-Orientierung der Abläufe auf dem Chip. Dadurch wird ein relativ hoher Grad der Parallelisierung der Abläufe in der CPU und somit ein hoher Durchsatz erreicht.

6. Optimierende Compiler. Diese Compilertechnik ist ein ganz wesentlicher Bestandteil der RlSC-Ideologie. Hier zeigt sich übrigens auch ein Nachteil dieses Konzepts: Durch den Verzicht auf eine Reihe komplexer -Instruktionen müssen deren Funktionen durch eine Abfolge einfacherer Befehle ersetzt werden. Daraus resultierten ein längerer Programmcode und ein höherer Speicherbedarf.

Diese Vereinfachungen - Verzicht auf Mikrocode, einheitliches Befehlsformat, Übernahme wesentlicher Funktionen durch den Compiler - erlauben in der Folge eine drastische Vereinfachung des Chip-Entwurfes. Typischerweise besitzt ein RISC-Chip nur ein Fünftel bis ein Drittel der Transistorfunktionen einer vergleichbaren CISC-CPU. Dies wiederum ermöglich eine deutliche Steigerung der Taktfrequenzen und der Verarbeitungsgeschwindigkeit auf dem Kristall. Die geringere Komplexität erlaubt auch die Realisierung von RISCs in exotischen Halbleitertechnologien wie etwa Galliumarsenid. Die Halbleiterszene erwartet in zirka drei Jahren die ersten Prozessoren in GaAs.

Insgesamt sind RISC-Architekturen nach Aussagen von Fachleuten leichter an den technologischen Fortschritt anzupassen als herkömmliche komplexe Strukturen, weshalb sie eine höhere Zukunftssicherheit erwarten lassen. In der Praxis erweist sich die größere Flexibilität auch darin, daß die wesentlichsten Anbieter von RISC-Architekturen diese auch Second-Source-Herstellern zum Zwecke der Anpassung an die verschiedenen Technologien zur Verfügung stellen.

Das erste Konzept stammte von Big Blue

Im Prinzip ist RISC allerdings eine fast schon als uralt zu bezeichnende Angelegenheit. Es geht nämlich auf Entwicklungen zurück, die Ende der sechziger beziehungsweise Anfang der siebziger Jahre bei IBM stattgefunden haben - natürlich noch nicht unter der heutigen Bezeichnung. Das Ergebnis war damals die 801, und die heutige Workstation IBM 6150 stammt in direkter Linie davon ab. Der Name, unter dem diese Art von Architektur mittlerweile zu einem Begriff geworden ist, kam erst auf, als Professor David Patterson von der Universität Berkeley in Kalifornien einen Kurs zu eben diesem Thema anbot. Dabei entstanden die Entwürfe RISC I und II, die Ahnen der später von Sun Microsystems entwickelten Sparc-Architektur. Eine Übersicht über diesen Ast der RISC-Entwicklung zeigt nebenstehende Abbildung.

Etwa zeitgleich mit Patterson forschte an der nahegelegenen Universität Stanford sein Kollege John Hennessy an der gleichen Problematik. Sein Projekt MIPS (bei ihm bedeutet die Abkürzung Microprocessor without Interlocked Pipeline Stages) führte zu einem 32-Bit-Mikroprozessor. Ein eigens gegründetes Unternehmen vermarktet mit dem R2000 und dem R3000 heute ein Produkt, das auf Hennessys Forschungen zurückgeht. Der Stanforder integrierte in sein Konzept bereits die Vorstellung, einen Teil der Funktionalität in die Software zu stecken. Daher ist die MlPS-Architektur nach Ansicht von Insidern "softwarelastiger" als Pattersons Produkt.

Sun's Sparc-Architektur: Popularität durch Politik

Einer der zur Zeit meistdiskutierten Ansätze ist der Sparc-Prozessor von Sun Microsystems. Diese Publicity ist zu einem nicht unwesentlichen Teil auf ein Politikum zurückzuführen: Sun hat mit AT&T eine Vereinbarung abgeschlossen, die die Entwicklung eines allgemeingültigen Unix zum Ziel hat. Da diese Version auf die Sparc-Architektur zugeschnitten sein soll und außerdem dann natürlich Sun bei der Softwareentwicklung der Konkurrenz um mindestens eine Nasenlänge voraus wäre, hat es in der Folge Unruhe in der Unix-Szene gegeben. Vorläufiger Gipfel der Entwicklung ist die Gründung der Open Systems Foundation, einer Stiftung, die eine Art "Gegen-Unix" entwickeln will. Dabei soll die treibende Kraft Suns Erzrivale Apollo Domain gewesen sein. Aber auch andere RISC-Produzenten sitzen derweil im OSF-Boot, darunter Hewlett-Packard und, auf besondere Einladung der verängstigten Sun-Konkurrenz, Big Blue.

Auch Betriebssystem stellt Forderungen an den Prozessor

Dabei soll, so behaupten jedenfalls einige Insider, der Sparc-Chip eine Eigenart aufweisen, die im Zusammenhang mit Unix ein gewisses Handicap darstellt. Der Mechanismus für den Aufruf von Subroutines ist nämlich bei dem Sparc-Chip an sich sehr elegant über ein On-Chip-Context-Switching gelöst. Bei Aufruf eines Unterprogramms sind keine zeitraubenden seriellen Stackoperationen erforderlich, sondern der Prozessor schaltet einfach die aktiven Registersätze um, und wo vorher die Ausgangsvariablen standen, stehen jetzt die Eingangsvariablen zur Verfügung. Dummerweise funktioniert das nur bis in eine Schachteltiefe von sieben Unterprogrammaufrufen, und dann sind umfängliche Busaktivitäten fällig, weil die Registersätze dann eben doch im Hauptspeicher gesichert werden müssen. Der Knackpunkt dabei ist, daß Unix eben ein sehr subroutinenintensives Betriebssystem darstellt, und so die magische Sieben gar nicht so selten erreicht wird. Und während die Konkurrenz sich - zumindest nach eigenen Worten - die Köpfe über Hochleistungsbussysteme zur Lösung dieses Problems zerbrochen haben will baut Sun seine Maschinen auf Basis des VME-Bussystems, welches bei weiterer Steigerung der Durchsätze und beim Übergang auf 64-Bit-Datenwege bald ausgereizt sein dürfte.

Aber auch die Konkurrenz kriegt gelegentlich ihr Fett weg. Apollo Domain etwa stellte vor einiger Zeit seine Prism-Architektur vor und bietet sie, ähnlich wie Sun auch OEMs und einschlägig interessierten Halbleiterherstellern mit dem Ziel der Weiterentwicklung und Verbesserung an. Wenngleich sie zum derzeitigen Zeitpunkt auch eine sehr leistungsfähige Architektur darstelle, so der Entwicklungschef eines deutschen Workstation-Herstellers, so sei sie doch zu unflexibel und "festgelegt auf den heutigen Technologiestand".

Das besagte Unternehmen, PCS Computer Systeme in München, hatte einen RISC-Chip für eine zu entwickelnde Hochleistungs-Workstation auszuwählen. Zu diesem Zweck ließen die Verantwortlichen das Angebot Revue passieren. Das Ergebnis, in Stichworten dargestellt, ist nicht uninteressant:

- Transputer: Bei diesem - an sich interessanten - Ansatz gehe die RISC-Allgemeingültigkeit verloren. Gegenüber den Neuentwicklungen auf dem Gebiet des Digital Signal Processing gerieten die Transputer etwas ins Hintertreffen, auch sei ihre Programmierung schwierig. Die völlig vom Rest der RISC- und Unix-Welt abgenabelte Entwicklung erschwere außerdem die Integration.

- Clipper, von Fairchild entwickelt und jetzt von Intergraph weiter gepflegt: "Outperformed".

- Sparc: Betonung der Technologie und Verzicht auf Softwareoptimierung führten dazu, daß die angegebene Benchmarkleistung von 10 MIPS nicht über die gesamte Bandbreite einer Technologie durchgehalten werden kann. Außerdem seien die Ausführungen in unterschiedlichen Technologien nicht pinkompatibel.

Prominente Hersteller kamen erst zum Schluß

Das Unternehmen entschied sich schließlich für den MIPS-Chip aus der "Stanforder Schule". Den Ausschlag dafür gaben die "ausgewogene Architektur" und die Gesamtleistung sowie die Existenz eines "Write Buffers", der bei Schreibbefehlen auf den (Write-Through)-Cache die Durchschreibvorgänge auf den Hauptspeicher unabhängig von den CPU-Aktivitäten steuert PCS sieht damit wesentliche

Leistungssteigerungen verbunden. Daneben biete der Hersteller den leistungsfähigsten Arithmetik-Coprozessor im RISC-Sektor.

Der Fairness halber muß hinzugefügt werden, daß vom Clipper in der Zwischenzeit leistungsfähigere Versionen vorgestellt wurden. Überhaupt waren die prominentesten Halbleiterhersteller bei dem damaligen Vergleich nicht vertreten. Nach dem Motto "die Letzten werden die Ersten sein" zögerten Motorola und Intel die Ankündigung eigener Prozessoren bis in die jüngste Vergangenheit hinaus.

So stellte Intel erst im Frühjahr seinen RISC 80960 vor. Allerdings ist dieser auch nicht für den Workstation- und DV-Markt konzipiert, sondern für denjenigen der Embedded Controllers. Schätzungen zufolge sind dort mindestens die gleichen Stückzahlen abzusetzen wie im Bereich der wesentlich publicityträchtigeren DV-Anwendungen.

Motorola hat dagegen mit seinem 88 000 allem Anschein nach einen Volltreffer im Rechnermarkt gelandet. Bisher waren von Systementwicklern keine schlechten Kritiken zu hören. Vielleicht liegt das ja nur daran, daß es einfach zu früh ist, etwas Negatives über den Chipset zu sagen. Die Liste der Computer-Hersteller, die ihn favorisieren, liest sich jedenfalls recht eindrucksvoll. Unter anderem sind darauf so illustre Namen wie Data General, Convergent, Stratus Computers oder Tektronix zu finden. Erste Eindrücke von Fachleuten bezeugen "Leistungsfähigkeit und Flexibilität". Ähnlich wie bei Prism von Apollo ist auch beim 88 000 die Möglichkeit zur Parallelschaltung mehrerer CPUs gegeben. Bei dem Motorola-Produkt besteht darüber hinaus die Möglichkeit, die parallel arbeitenden Prozessoren wahlweise auf getrennte Caches oder einen gemeinsamen Pufferspeicher zugreifen zu lassen.

Ebenfalls in die Spitzengruppe positioniert Advanced Micro Devices seine Serie 29 000 (im Branchenjargon als 29K abgekürzt). Mit dem Chipset bietet AMD bereits einen RISC-Prozessor der zweiten Generation nach dem 2900 an. Der 29K ist für verschiedene Taktraten erhältlich, die einem Durchsatzbereich von 11 bis 17 MIPS entsprechen. Gleich Motorola versucht AMD sein Chipset derzeit mit großem Getöse an den Hardware-Hersteller zu bringen. Unter den rund 60 Unternehmen, die sich laut Szene-Gerüchten für Entwicklungen auf Basis des AMD-RISCs interessieren, sollen sich dem US-Magazin Electronic Buyers News zufolge auch Unisys, Apple, Xerox und obwohl selbst RISC-Anbieter, auch IBM befinden.

Natsemi will RISC softwarekompatibel machen

Schließlich will auch National Semiconductor mit von der Partie sein. Derzeit hat das Unternehmen noch keinen RISC im Programm, aber in Bälde sei mit einer RISC-ähnlichen Implementation zu rechnen, ließ ein Sprecher wissen. Der geplante 32764 soll mit einer Eigenschaft aufwarten, die in der RISC-Welt einmalig dastehen dürfte und dennoch einen wichtigen Trend signalisiert: Er wird über den gleichen Befehlssatz verfügen wie seine CISC-Vorgänger und sich damit aus Softwaresicht nahtlos in Natsemis Mikroprozessor-Familie einreihen.

Die damit erzielte Softwarekompatibilität mit existierenden CISC-Implementationen ist etwas, das entweder bisher noch nirgendwo ins Gewicht fiel, weil der Anbieter als Start-Up-Firma noch keine Investitionen in Software- und Datenbestände zu sichern hatte, oder, wie im Fall Motorola, weil er schweren Herzens darauf verzichten mußte, wohl wissend, welches Marketing-Argument er damit aus der Hand gab. Gleichzeitig markiert diese Eigenschaft einen wichtigen Trend. Während nämlich in den vergangenen Jahren die RISC-Apologeten den etablierten CISC-Anbietern mit ihren unkonventionellen Methoden die Schau stahlen, sind diese auch nicht stehen geblieben.

RISC und CISC nähern sich einander wieder an

Sie haben aus den Tricks der RISC-Anbieter gelernt und die Abläufe in ihren Prozessoren optimiert, die Instruktionssätze gestrafft und die Compiler verbessert. So sind sich die Experten darin einig, daß sich RISC- und CISC-Architekturen immer stärker einander annähern werden. Die Amerikaner, um Formulierungen nie verlegen, haben sogar schon einen Namen für die Zwitter kreiert: Complexity Reduced Instruction Set Processor, abgekürzt Crisp.