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05.12.1986 - 

35 Millionen Transistoren auf einem Stück Silizium:

"Super-Chip" soll eigene Defekte erkennen und sie selbständig umgehen

Es klingt fast wie im Märchen - und doch stecken konkrete Planungen und Arbeiten dahinter: Schon in drei Jahren sollen erste Muster eines neuen Super-Chips in Produktion gehen, der nicht weniger als 35 Millionen Transistoren umfassen wird. Und weil es fast undenkbar erscheint. Chips mit derart vielen Einzelkomponenten völlig fehlerfrei zu fertigen, soll der neue, von den US-Konzernen TRW und Motorola gemeinsam entwickelte Chip Defekte selbständig erkennen und automatisch beheben können: dazu schaltet er selbsttätig von defekten auf intakte Bausteine um.

Nach den heute vorliegenden Plänen für diesen neuen Chip, der rund 20mal so viele Bauelemente wie die modernsten herkömmlichen Speicher Chips aufweisen wird, soll die Fähigkeit zur Selbstreparatur selbst dann noch bewahrt bleiben, wenn einmal mehr als ein Viertel aller Schaltkreise defekt werden; maximal können sogar ein Drittel der Transistoren ausfallen. Und betrachtet man dieses innovative Konzept näher, so sieht man, daß der Schlüssel zu dieser verblüffenden Leistung in der besonders raffinierten Plazierung der zusätzlichen Reserveschaltkreise liegt.

Es war, verlautet dazu aus dem Haus TRW in Redondo Beach in Kalifornien, "ein fundamentaler Durchbruch", als nach langen Mühen endlich die Entwicklung eines besonderen Software-Algorithmus für den neuen Chip, gelang; eines Programms nämlich, das die überaus schwierige Plazierung der Ersatzschaltungen automatisch vornimmt und das somit eigentlich erst die Voraussetzung für die weitergehende Produktionsplanung des Chips schuf.

Der neue Chip ist als "Datenprozessor" nur einer von insgesamt sechs, allesamt zu einer "Familie" gehörenden ICs, die TRW zusammen mit Motorola im Rahmen von "Phase 2" eines Pentagon-Forschungsprogramms zur Entwicklung extrem schneller Schaltungen erarbeitet. Der Datenprozessor und noch ein anderer Chip werden die außergewöhnlich große Fläche von 1,4 mal 1,8 Zoll einnehmen; die anderen vier sollen jeweils 1,4 Zoll im Quadrat messen. Die Arbeitsfrequenz des neuen Chips wurde auf 100 Megahertz festgelegt; das ist rund fünfmal so schnell wie ein sehr schneller moderner Mikroprozessor.

Schon der Datenprozessor ist ein Rekordhalter

Nicht nur der Datenprozessor, der mit seinen 35 Millionen Transistoren übrigens der Rekordhalter innerhalb der ganzen Familie sein wird, soll über Ersatzschaltungen zum Umgehen defekter Partien verfügen; auch die anderen, teilweise noch in einer sehr frühen Phase der Planung stehenden Chips werden redundante Partien aufweisen. Dabei stellt der erwähnte spezielle Algorithmus zur Plazierung der redundanten Bauelemente sogar für jeden Typ gesondert in Rechnung, welchen spezifischen Aufgaben - wie etwa Signalverarbeitung oder schnelle Fourier-Transformationen - er dienen soll; und erst auf Basis dieser und anderer Daten wird dann ganz spezifisch ermittelt, welche Zusatztransistoren vorgesehen werden müssen, soll der betreffende Spezial-Chip ein ganz bestimmtes Maß an Zuverlässigkeit erreichen.

Fred L. Alexander von der Firma TRW erläutert, die neuen Chips werden bei ihrem logischen Entwurf aus sogenannten "Makrozellen" aufgebaut; also aus abgegrenzten Logikfunktionseinheiten, die per Entwurfscomputer in sinnvoller Weise zu einem umfassenderen Gesamt-Chip zusammengeschaltet werden. Und da jede dieser Makrozellen für sich über "eingebaute Testfunktionen verfügt, kann sie periodisch und automatisch auf korrektes Funktionieren getestet werden".

Fällt eine Zelle bei einem dieser Tests durch, so wird sie fortan ausgegrenzt und eine andere übernimmt ihre Funktion. Was per saldo zur Folge haben soll, daß die Super-Chips, etwa als Bestandteil einer Raumstation oder einer SDI-Einheit, an die 50 Jahre von funktionsfähig überdauern können. Obwohl sie in ihrer Umlaufbahn ja gewiß nicht eben sanft behandelt werden dürften ...

Eine typische Eigenschaft der geplanten, neuen Super-Chips ist ihre Rekonfigurierbarkeit auch während des Flugs. Es lassen sich also immer wieder neue, aufgabenspezifisch optimierte Systeme auf Basis der einzelnen, unterschiedlichen Funktionen dienenden und dann eben jeweils anders miteinander verschalteten Makrozellen darstellen, und zwar softwaregesteuert.

Von den avisierten sechs Superchips werden vier in CMOS- und zwei in schneller bipolarer Technik gefertigt werden. Für ihre Entwicklung spendiert das Pentagon 60 Millionen Dollar. Bisher wurden für dieses Geld neben Test-Chips zur Erprobung des späteren Serienfertigungsprozesses auch Bauelemente zum Testen der Praktikabilität des vorgesehenen Selbstheilungs- und Rekonfigurierungs-Systems verfertigt.

Das von TRW vorgesehene Redundanz-Konzept betrifft nicht allein die Verfügbarkeit zusätzlicher Makrozellen; es umfaßt auch weitere Ebenen der Fehlertoleranz. So werden in wichtigen Steuerungsfunktionen beispielsweise Mehrfach-Gatter (AND und so weiter) eingesetzt und mit Auswahl-Logik kombiniert, denn damit schützt der Chip sich vor Ein(...)lausfällen seiner Schlüsselbauelemente.

Auch die Testschaltungen, über die jeder Chip speziell für sich verfügt, sind, im Interesse maximaler Ausfallsicherheit, dreifach redundant ausgelegt. Sie belegen zwischen 18 und 25 Prozent der gesamten Fläche eines Chips und umfassen auch gleich noch alle zum Testen nötigen in Speicherzellen untergebrachten Algorithmen.

Die neuen Chips sollen mit Strukturabmessungen von etwa 500 Nanometern Breite gefertigt werden, was nach dem heutigen Stand der Technik eine extreme Herausforderung darstellt und was auch mit ein Grund war, den beispielsweise knapp 22 Millionen zum Funktionieren nötigen Bauelementen des Data-Prozessor-Chips weitere 13 Millionen Test- und Redundanz-Transistoren hinzuzufügen.

Fehlerfreie Fertigung ist immer noch unmöglich

Denn beim Fertigen von Chips mit 500-Nanometer-Strukturen muß man heute pro Quadratzentimeter Oberfläche mit immerhin 200 bis 250 Defekten rechnen. Und selbst wenn die Produktionstechnik weiter verbessert werden sollte, bleiben immer noch soviel Defekte pro Chip übrig, daß man zum Umgehen der schadhaften Schaltungsteile unbedingt redundante Transistoren benötigt. Erst recht natürlich, wenn man von den kleinen, herkömmlichen Chips auf jene Riesenschaltungen übergehen will, die für die Super-Chips vorgesehen sind und die eigentlich ein wenig an die bekannten und bisher nicht allzu erfolgreichen Ansätze zur "Wafer-Scale-Integration" erinnern. An Versuche also, "Chips" in der Größe eines ganzen Wafers zu fertigen.

Von herkömmlichen Wafer-Scale-Ansätzen unterscheiden diese neuen Konzepte sich allerdings in einer ganzen Reihe wichtiger Punkte. Denn erstens erfolgt die Umgehung defekter Partien hier nun allein per Software, während frühere Wafer-Scale-Entwürfe bleibende Veränderungen der Chip-Verdrahtung vorgesehen haben. Wobei jene übrigens immer mit dem Risiko behaftet waren, daß gerade im Zuge der Rekonfiguration - zwecks Umgehung von Defekten - neue Defekte erzeugt werden.

Außerdem weisen die Super-Chips Redundanz auf mehreren Ebenen auf, nicht bloß allein etwa auf der Ebene der simplen Gatter. Und das soll bei den 60, heute bereits fix und fertig vorentwickelten Makrozellen, die als Grundbausteine der Chips dienen werden, einen weit größeren Spielraum zur Beseitigung der unvermeidlichen Defekte einräumen, als je ein Wafer-Scale-Ansatz ihn geboten hat. Denn Schäden lassen sich somit - zielgenau - gerade so umgehen, daß ein optimales Funktionieren und dennoch ein jederzeitiges Andern der Chips sichergestellt werden kann.

VHSIC-Programm wird von US-Regierung unterstützt

Von den insgesamt geplanten sechs Super-Chips sollen zunächst drei realisiert werden; zumindest ist im Rahmen des VHSIC-Programms (VHSIC = Very High Speed Integrated Circuits) der Regierung Reagan für sie bereits die Finanzierung gesichert.

Es handelt sich bei diesem "fest gebuchten" Trio um einen statischen Speicher für 64 K Worte zu je 32 Bit, der vier Ports hat; um einen digitalen Signalprozessor mit einer Leistung von 400 Millionen Gleitkomma-Operationen pro Sekunde, und um einen sogenannten Konvolver-Referenz-Korrelator, der pro Sekunde 13 Milliarden komplexe Operationen durchführen soll.

Diese Leistungsdaten entsprechen übrigens, grob gerechnet, etwa dem 20fachen Tempo jener Chips, die in den letzten paar Jahren, und zwar während "Phase 1" des VHSIC-Programms, Realität geworden sind. Der digitale Signalprozessor mit seinen fast 28 Millionen Transistoren - von ihnen sind aber nur knapp zehn Millionen gleichzeitig aktiv - soll zur schnellen Analyse von Radar-Echos dienen und dabei herausfinden, was für ein Objekt der Radarstrahl da wohl gerade erfaßt haben mag. Und um zu verdeutlichen, was für immense Aufgaben dieses Stück Silizium eines Tages bewältigen soll, greift TRW-Mitarbeiter Thomas A. Zimmermann gern zum Vergleich mit einem Flugzeug, das die Riesenstadt Los Angeles überquert.

Assoziativspeicher für 1024 Worte in Planung

Man müsse sich, so Zimmermann, nun einfach vorstellen, ein System im Flugzeug erfasse und analysiere alle UKW-Radio-Signale, die in jener Stadt empfangen werden. Dabei reduziere es die Daten automatisch so, daß der Pilot schließlich für jeden einzelnen Sender auf einer Anzeige dessen Ort, Frequenz, Leistung, Modulationscharakteristik und anderes mehr ablesen könne.

Zu den Chips, die noch nicht mit letzter Sicherheit in die Planungen des Pentagon aufgenommen worden sind, gehören neben dem Transistor-Rekordhalter, also dem 32-Bit-CMOS-Datenprozessor, auch eine bipolare Einheit für schnelle Fourier-Transformationen sowie, als besonderer technischer Leckerbissen, ein Assoziativprozessor für 1024 Worte. Er weist eine parallele Architektur auf, die sich als Single-Instruction-Multiple-Data-Field von Prozessorelementen (SIMD) darstellt - die also ungefähr einem herkömmlichen Vektorrechner gleichkommt. Außerdem aber ist ein inhaltsadressierbarer Assoziativ-Speicher vorhanden, dessen Inhalte man auch dann auslesen kann, wenn jeweils bloß ein Teil des betreffenden Speicherworts bekannt ist.

Dieser Assoziativprozessor soll auf gespeicherte Daten Befehle in paralleler Manier und in rascher Folge anwenden können; und zwar mit einer Rate von bis zu 10 Milliarden Operationen pro Sekunde. Damit zielt dieses System auf Anwendungen aus dem Bereich der "Künstlichen Intelligenz", also etwa auf komplizierte Muster-Vergleichs- und -Analyse-Verfahren.

Zum Datenprozessor ist noch zu sagen, daß es sich hier um eine Implementierung der RISC-Architekturprinzipien handelt. Seine Architektur wie auch sein Befehlssatz wurden speziell für Gleitkomma-Operationen optimiert, wobei etwa 20 Millionen Operationen pro Sekunde als Zielwert gelten.

Während die sechs Super-Chips um die es bei der hier dargestellten TRW/Motorola-Entwicklung aktuell geht, eindeutig auf militärischen Einsatz abzielen, können für die frühen 90er Jahre wohl auch zivile, den kommerziellen Markt ansprechende Derivate auf Basis der neuen Technologie erwartet werden. Wobei man hört, neben Motorola mögen wohl auch Texas Instruments und Honeywell in dieser Richtung Aktivität entfalten.

Ein Chip kann 10 000 konventionelle ersetzen

Was das für den Bereich der herkömmlichen Computerei dann wiederum an Innovationsschub bedeuten würde, kann man sich leicht an Hand einer simplen Zahl ausmalen. Denn so eine Schätzung im Hause TRW jeder neue Super-Chip ,dürfte rund 10 000 der heute gängigen - und auch schon nicht eben lahmen - Chips ersetzen können. Wobei die Rechner dank der neuen Technik künftig nicht nur viel kleiner, im Stromverbrauch genügsamer und wohl auch billiger werden müßten. Außerdem ist damit zu rechnen, daß das leidige Problem der Zuverlässigkeit künftig nicht mehr die Rolle spielen wird, die ihm heute noch zukommt. Denn Super-Chips ersparen ja Unmengen von Chip-zu-Chip-Leitungen; und gerade jene sollen doch eine Hauptursache vieler Rechner-Versager sein, sagt die Statistik.

Super-Chips könnten im zivilen Bereich zunächst wohl als Bauelemente von Supercomputern für aufwendige Numerik sowie als Bestandteil spezifischer KI-Rechner, dienen; doch später wird man sie wohl auch in hochwertigen Kleinrechnern und Robotern finden können. Wobei sie übrigens gleich auch noch so etwas wie eine der "großen Hoffnungen" der US-Halbleiter-Industrie darstellen. Denn zumindest Super-Chips, so die Spekulationen, werden die Japaner wohl doch noch nicht so bald nachbauen können. Denn wer den neuen TRW-Plazierungs-AIgorithmus nicht kennt ...

Beobachter der Entwicklung, so hat das US-Magazin "Fortune" festgestellt, erwarten vom Übergang zu Chips mit immer mehr Funktionalität

sogar einen schrittweisen Wandel des industriellen Wettbewerbs-Spiels. Denn in Zukunft könnten vielleicht jene Unternehmen im Vorteil sein, die, gleich TRW, IBM, Raytheon und Honeywell, nicht bloß über Chip-Fertigungstechniken verfügen, sondern obendrein über umfassendes Wissen, wie man ausgedehnte und komplexe Systeme hoher Leistung - auch fürs Militär - auf die Beine stellt. Während, umgekehrt, die Zeiten für typische, reinrassige Chip-Hersteller wie Intel oder National Semiconductor härter werden könnten.

Dabei ist aber nun keineswegs gesagt, daß nur Riesen im neuen Markt werden mitmischen können. Denn gerade der erkennbare Umschwung in der Halbleiterei, der ja die Bedeutung der Fertigungstechnik wieder reduzieren und dafür die der Chip-Entwurfstechnik nach vorn rücken soll, wird wohl auch für kleine, innovative und bewegliche Unternehmen mit guten Chip-Entwicklungsteams neue Chancen bringen. Und vielleicht sogar, wie manche hoffen, den US-Herstellern im Wettstreit mit den Japanern generell wieder einen Vorteil einbringen. Wenigstens, soweit es ihnen gelingt, maßgeschneiderte Chip-Entwürfe in raschem Tempo zu produzieren und dann in guter Qualität - und rasch - in reales Silizium umzusetzen.