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15.10.2004

Via und Transmeta auf 64-Bit-Kurs

Mit Via Technologies und Transmeta wollen zwei weitere Hersteller x86-kompatibler Prozessoren ihre CPUs mit 64-Bit-Erweiterungen ausstatten.

Auf dem "Fall Processor Forum" im kalifornischen San Jose kündigten Via und Transmeta Rechenkerne an, die sowohl zu AMDs "Opteron"- als auch zu Intels "EM64T"-Architektur kompatibel sein sollen. Gegenüber diesen Branchenführern wollen die Alternativanbieter aber preisgünstigere, stromsparende und kleinere Chips anbieten.

Beide erhoffen sich damit nicht so sehr Absatzchancen bei Herstellern sehr kompakter Notebooks, die bisher ihre Hauptabnehmer sind. Die neuen Chips sollen vielmehr für Anbieter von Blades interessant sein. Bei diesen kompakten Servern sind Stromverbrauch und daraus resultierende Hitzeentwicklung ein sehr kritischer Faktor. Die künftigen 32/64-Bit-CPUs dürften zwar mehr Energie verbrauchen als die aktuellen Prozessoren von Via und Transmeta, aber das sollen nicht mehr als 25 Watt sein, immer noch ein günstiger Wert.

Via arbeitet unter dem Codenamen "Isaiah" an einem 32/64-Bit-Prozessor, der unter dem Namen "CN" etwa Anfang 2006 auf den Markt kommen soll. Er soll nach Firmenangaben einen hoch getakten Frontside-Bus und einen großen Cache-Speicher erhalten. Nach dem Vorbild von Intels Itanium soll die Floating-Point-Unit des Via-Prozessors Multiplikationen und Additionen in nur zwei Taktzyklen berechnen. Von AMDs Opteron ist das Prinzip übernommen, einen Speicher-Controller in die CPU zu integrieren.

Transmeta ist derzeit vor allem mit dem Produktionsstart des "Efficeon 2" beschäftigt, dessen erster Typ "TM8800" 1,65 Gigahertz Taktgeschwindigkeit aufweist. Bis Ende dieses Jahres soll er auf bis zu 2 Gigahertz gebracht werden. Das Unternehmen hat darüber hinaus die Roadmap für künftige Efficeon-Prozesssoren überarbeitet.

Der für das kommende Jahr angekündigte "Efficeon 3" wird 90 Nanometer Strukturbreite aufweisen, allerdings noch ein reiner 32-Bit-Chip sein. Darauf soll 2006 der "Efficeon 4" mit 64-Bit-Befehlssatz-Erweiterungen folgen. Der wird in 65 Nanometer Strukturbreite gefertigt. Die kompaktere Bauweise soll gegenüber dem Vorgänger doppelt so großen Cache, dreimal schnelleren DRAM-Bus und viermal schnellere Hypertransport-Verbindungen ermöglichen. (ls)