Melden Sie sich hier an, um auf Kommentare und die Whitepaper-Datenbank zugreifen zu können.

Kein Log-In? Dann jetzt kostenlos registrieren.

Falls Sie Ihr Passwort vergessen haben, können Sie es hier per E-Mail anfordern.

Der Zugang zur Reseller Only!-Community ist registrierten Fachhändlern, Systemhäusern und Dienstleistern vorbehalten.

Registrieren Sie sich hier, um Zugang zu diesem Bereich zu beantragen. Die Freigabe Ihres Zugangs erfolgt nach Prüfung Ihrer Anmeldung durch die Redaktion.


02.12.1994

Wie emuliert man einen 486-Prozessor? IDC spekuliert ueber RISC-CPU von Hewlett-Packard und Intel

MUENCHEN (CW) - In der Kooperation mit Hewlett-Packard (HP) entwickelt Intel einen RISC-Prozessor, der keine x86-Hardware enthalten wird, mutmasst das Marktforschungsinstitut International Data Corp. (IDC). Statt dessen werde der Chiphersteller einen Software-Emulator fuer die CPU-Baureihen 286, 386, 486 und Pentium einsetzen. Nach Meinnung der IDC kann Intel nur so den gewaltigen Problemen aus dem Weg gehen, die entstuenden, wenn der Chip tatsaechlich kompatibel zu den heute erhaeltlichen PC-Prozessoren sein sollte, um die PC-Software ohne Neuuebersetzung nutzen zu koennen.

HP steht vor einem aehnlichen Problem, da der noch zu entwickelnde Prozessor auch Nachfolger von HPs PA-RISC-Chips werden soll. Doch IDC vermutet hier geringere Schwierigkeiten, weil HP an technisch versierte Wiederverkaeufer oder Endkunden liefert, die ihre Programme neu uebersetzen koennen. Deshalb werde das Unternehmen wahrscheinlich einen Cross-Compiler und einen Emulator anbieten.

Ausgehend von dieser Einschaetzung, spekuliert IDC nach einem Bericht des Brancheninformationsdienstes "Computergram" weiter, dass HP und Intel den gemeinsamen Prozessor mit einer neuen Art von Kommandosprache ausstatten: "Very Long Instruction Word". Das haette zur Folge, dass die Befehle zwar laenger wuerden als heute ueblich, die Ausfuehrungsgeschwindigkeit jedoch stiege, weil alle Befehle gleich lang waeren, so dass der Prozessor den Datenstrom nicht mehr nach Anfang und Ende eines Kommandos absuchen muesste.

Welche Probleme bei dieser Neuentwicklung zu ueberwinden sind, macht ein Vergleich mit einem Prozessor klar, der kurz vor seiner Vollendung steht: "K5" von Advanced Micro Devices (AMD). Nach Unternehmensangaben soll der Chip etwa 30 Prozent schneller sein als ein Pentium-Prozessor mit gleicher Taktrate. Der Beweis dafuer muss allerdings noch erbracht werden - auf dem Microprocessor Forum in San Franzisko zeigten sich in der technischen Beschreibung noch einige Ungereimtheiten, berichtet Chris Rose von der Zeitung "Power PC News".

AMDs K5-Prozessor ist im Kern nicht 486-kompatibel

Im Inneren ist der K5 ein RISC-Prozessor und daher nicht kompatibel zu Intels x86-Prozessoren beziehungsweise dem Pentium. Doch der Prozessorkern und seine Kommandos sind von aussen nicht zugaenglich. Sie werden ummantelt von einem Uebersetzer (Hard- und Firmware), der die x86-Anweisungen in RISC-Befehle umformt. Laut AMD lassen sich bis zu vier x86-Befehle pro Takt durch diese Huelle schleusen - eine recht optimistische Annahme, wenn man weiss, dass nur die allereinfachsten x86-Kommandos sich in einen einzigen RISC-Befehl umsetzen lassen. Denn das Verhaeltnis zwischen x86- und RISC-Code darf hoechstens eins zu zwei betragen - der K5 kann maximal sechs RISC-Befehle gleichzeitig ausfuehren.

AMD steht also vor dem gleichen Problem wie Intel - x86-Befehle mit verschiedener Laenge muessen aus dem Datenstrom gefischt und decodiert werden. AMD will dafuer einen Trick gefunden haben: Waehrend der Prozessor die Befehle aus dem Arbeitsspeicher in den prozessoreigenen Cache laedt, werden die x86-Instruktionen schon teilweise in RISC-Kommandos uebersetzt. Auf den ersten Blick ein schrecklich langsames Verfahren, weil zwei Instanzen an der Umsetzung arbeiten, die sich abstimmen muessen - was Zeit kostet. Doch laut AMD ist das Laden aus dem Arbeitsspeicher sehr langwierig, weil der Prozessor immer wieder warten muss, bis die gewuenschten Daten bereitgestellt werden. Diese Arbeitspausen nutzt die erste Decodiereinheit des K5, um die Befehle umzusetzen.

Vom Cache werden die Befehle an die zweite Decodiereinheit weitergereicht, die pro Takt vier RISC-Befehle in eine Ausfuehrungswarteschlange einreiht. Im Prozessorkern werden dann diese vier Befehle parallel abgearbeitet. Das fuehrt zu einer eigenartigen Situation: Wenn zwei x86-Befehle aufeinanderfolgen, die jeweils in drei RISC-Kommandos umgesetzt werden muessen, dann fuehrt der K5 in einem Takt 1,33 x86-Befehle aus.

Doch diese theoretischen Werte muessen in die wirkliche Welt der 16-Bit-Betriebssysteme und -Programme fuer x86-Prozessoren uebertragen werden. Der Geschwindigkeitsvorteil von 30 Prozent gegenueber einem Pentium-Prozessor entsteht laut AMD, wenn das Verhaeltnis zwischen x86-Befehlen und RISC-Anweisungen eins zu 1,9 betraegt. Der Praxistest wird es zeigen: Innerhalb der naechsten Tage soll der K5 endgueltig die Designphase verlassen und in die Produktion kommen.