Core-Verbesserungen
Die Prozessorkerne der K10-Architektur stattet AMD mit einem erweiterten Instruction Queue zum "vorausschauenden" Speichern von Befehlen aus: Statt 16 wie bei der K8-Architektur sind 32 Byte pro Taktzyklus möglich.
Die Sprungvorhersage des K10-Core soll mehr Treffer als bisher ermöglichen. Außerdem erlaubt AMDs "Advanced Branch Prediction" beim K10 nun 512 Einträge. Die Größe des Return-Stacks verdoppelte AMD ebenfalls. Der neue Sideband Stack Optimizer führt nebenbei Stack-Optimierungen für PUSH/POP-Operationen durch. Laut AMD wird dabei dem übrigen Workflow keine Bandbreite entzogen.
Neu bei den K10-Cores ist eine Out-of-Order Load Execution. Load-Befehle können durch diese Technologie andere Loads "überspringen". Ebenso sind Loads im Out-of-Order-Verfahren losgelöst von Store-Vorgängen möglich, wenn bekannt ist, dass diese voneinander unabhängig sind.
Durch TLB-Verbesserungen unterstützt die K10-Architektur jetzt 1 GByte große Pages. Statt den bisherigen physikalischen 40 Bit adressieren K10-Prozessoren den Speicher nun mit 48 Bit Breite. Damit erhöht sich der mögliche Arbeitsspeicher von 1 auf 256 Terabyte. AMD vergrößerte zudem die TLBs; damit erhöhe sich laut Hersteller die Performance bei virtuellen Umgebungen sowie bei großen Datenbanken.