I- modernen Computern hinkt der Speicher dem schnellen Prozessor immer mehr hinterher. Modernste CPUs arbeiten mit Taktgeschwindigkeiten von über 1.000 MHz. Diese hohen Taktzyklen erreichen sie aber nur intern auf dem Chip. Extern, auf dem Motherboard arbeiten die Chips mit wesentlich geringeren Taktraten. Bis vor kurzer Zeit war ein Front-side-Bus mit 66 MHz üblich. Dann wurde die Taktrate auf 100 und schließlich auf 133 MHz erhöht. Die Taktfrequenz des Frontside-Bus bestimmt die Geschwindigkeit, mit der Daten vom Prozessor in den Hauptspeicher geschoben oder von ihm gelesen werden können.
Nun ist leicht einzusehen, dass der Speicher rund zehnmal langsamer beschrieben oder gelesen werden kann, als die CPU-Rechengeschwindigkeit es zulässt. Darum sinnen die Hersteller schon lange nach einer Möglichkeit, die Zugriffsgeschwindigkeit auf den Speicher zu erhöhen.
Der Vorstoß von Intel, für schnelleren Speicherzugriff Rambus-Bausteine zu etablieren, ging gründlich schief. Zwar erlaubt Rambus eine maximale Taktrate von 400 MHz, aber die Technik an sich ist einfach zu kompliziert und damit zu teuer. Das betrifft natürlich nicht nur die einzelnen Speicherbausteine, sondern auch die erforderlichen Motherboards. Vom Markt bekam Intel jedenfalls eine gründliche Absage. Motherboard-Hersteller setzten jedoch auf eine Weiterentwicklung der bewährten DRAMBausteine.
Standard-DRAMs lassen sich zur Zeit mit einer maximalen Taktfrequenz von 133 MHz betreiben. Diese Taktfrequenz lässt sich auch auf dem Motherboard mit der heutigen Technologie problemlos bewältigen. Um die Datentransferrate bei gleicher Taktfrequenz zu erhöhen, bedienen sich die Entwickler von DDR-RAM eines Tricks. Daten werden nun sowohl mit steigender, als auch mit fallender Flanke des Taktsignals übertragen. Dazu sind kaum Änderungen an der Hardware des Motherboards erforderlich und auch die DDR-Speicherbausteine bestehen aus normalen SDRAMs mit einer kleinen Modifikation.
Standard-DRAMs
Ein normaler SDRAM-Speicher (Blockschaltbild SDRAM-Architektur) arbeitet mit einem 8 Bit breiten Array von einzelnen Speicherzellen. Die Adressierung der einzelnen Zellen erfolgt über einen Spalten- und einen Reihen-Decoder. Schreibdaten gelangen über einen Empfänger zu einem Mini-Speicher (FIFO = First in First out) und von dort in die einzelnen Speicherzellen. Die Lesedaten werden nach der Adressierung der jeweiligen Speicherstelle über einen kleinen Zwischenspeicher zum Treiberbaustein geschickt, der sie dann auf den Prozessorbus legt.
Der DDR-SDRAM-Speicher ist ähnlich aufgebaut, siehe Blockschaltbild DDR-SDRAM-Architektur. Nur ist nun das Speicher-Array zu 16 Bit organisiert. Deshalb müssen die einzelnen Speicherzellen nicht schneller reagieren als beim normalen SDRAM. Der Empfängerbaustein für die Schreibdaten in den DDR-SDRAMs arbeitet jetzt aber mit der doppelten Geschwindigkeit. Danach gelangen die Daten auf einen sogenannten Multiplexer. Das ist nichts anderes als ein sehr schneller elektronischer Schalter, der nun jeweils die Daten auf den 16 Bit breiten Minispeicher aufteilt. Von dort erst werden sie auf die einzelnen Speicherzellen verteilt. Das Lesen der Daten geschieht analog. Ein weiterer Multiplexer sorgt für die richtige Verteilung der einzelnen Bytes.
Zur Ansteuerung der beiden Multiplexer dient ein interner Taktgeber, der sowohl die steigende als auch die fallende Flanke des Taktsignales auswertet. Dadurch kann mit einer Frontside-Bus-Taktfrequenz von 133 MHz die doppelte Datenmenge (entspricht 266 MHz) von und zum Speicher transportiert werden. (jh)