Core verwendet zusätzlich mit dem Loop Detector LD sowie dem Indirect Branch Predictor IBP zwei weitere Vorhersagelogiken. Während der LD den Aussprung aus Programmschleifen vorhersagt, speichert der IBP in einer Tabelle bevorzugte Zieladressen von indirekten Sprüngen. Wenn somit das Frontend der CPU einen indirekten Sprung vorhersagt und ausführt, kann aus der IBP-Tabelle die Adresse entnommen werden.
Neben der verbesserten Sprungvorhersage wartet die Core-Architektur mit neuen Befehlsdekodern auf. Die Dekoder wandeln die herkömmlichen x86-Befehle (Macro-Ops) in vom Prozessor verständliche Micro-Ops um. Insgesamt besitzt Core vier Dekoder-Einheiten. Damit dekodiert die CPU mindestens vier Instruktionen pro Taktzyklus, was der vierfach superskalaren Auslegung der Core-Architektur entspricht. „Mindestens“ vier Stück, weil sich die vier Dekoder aus drei einfachen und einer komplexen Einheit zusammensetzen.
Die komplexe Dekodiereinheit erläutern wir ausführlicher im Abschnitt „Macro-Fusion“, welche eine weitere Neuerung der Core-Architektur darstellt.